addswv

realizing  exu stream  exu block  compute phase   operation   in the signed integer value domain   using widening overflow behavior   that produces condition codes

native on: all

Widening signed integer vector addition. If any of the result values in the vector overflows, the vector is widened as with widenuv.

---

addswv(s x, s y) → s r0, s r1

operands: like Widenv XX:2X2X

Core	In Slots	Latencies
Tin	E0	2 2
Copper	E0 E1	2 2
Silver	E0 E1 E2 E3	2 2
Gold	E0 E1 E2 E3 E4 E5 E6 E7	2 2
Decimal8	E0 E1 E2 E3	2 2
Decimal16	E0 E1 E2 E3	2 2

---

addswv(s x, imm y) → s r0, s r1

operands: like Widenv XX:2X2X

Core	In Slots	Latencies
Tin	E0	2 2
Copper	E0 E1	2 2
Silver	E0 E1 E2 E3	2 2
Gold	E0 E1 E2 E3 E4 E5 E6 E7	2 2
Decimal8	E0 E1 E2 E3	2 2
Decimal16	E0 E1 E2 E3	2 2